베릴로그(Verillog)
IEEE 1364로 표준화된 Verilog(베릴로그)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다.
C 언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. ‘if’나 ‘while’과 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C 언어와 달리, 블록의 시작과 끝을 중괄호 기호를 사용하지 않고, 대신에 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등의 일반적인 프로그램과의 다른 점도 존재한다.
출처 - http://ko.wikipedia.org/wiki/%EB%B2%A0%EB%A6%B4%EB%A1%9C%EA%B7%B8
그렇다면 HDL은 뭘까?
HDL(Hardware Description Language)
전자회로에 대한 구성, 동작을 기술하고 시뮬레이션하는 수단으로서 동작을 검증하기 위한 테스트용도로 사용되는 언어이다. 설계에 주로 사용되는 HDL언어로는 Verilog HDL과 VHDL이 있다. 이 외에도 여러 종류의 HDL이 있지만 현재는 많이 사용하지 않는다. 참고로 Verilog와 VHDL은 문법적 구성요소는 다르지만 목적과 사용용도는 거의 동일하다.
